vhdl語法（vhdl分頻器）

大家好,小霞來為大家解答以上的問題。vhdl語法，vhdl分頻器這個很多人還不知道,現在讓我們一起來看看吧！

1、library ieee;use ieee.std_logic_1164.all;entity oneMHZ is port( clkin:in std_logic; --時鐘信號輸入 clkout:out std_logic); --時鐘信號輸出end oneMHZ;architecture aroneMHZ of oneMHZ issignal data:integer range 0 to 10;signal Q:std_logic;beginprocess(clkin) begin if rising_edge(clkin) then if(data=0) then －－此句為你想要的分頻比，data=0,1,2,3,4.......9的分頻比為1,2，3。

2、，,10 data<=0; Q<=not Q; else data<=data+1; end if; end if;clkout<=Q;end process;end oneMHZ;我試了樓上的vhdl，結果是這樣的。

3、data=0, 二分頻data=1，四分頻data=2，六分頻data=3。

4、八分頻data=4，十分頻data=5，十二分頻~~~。

本文到此分享完畢，希望對大家有所幫助。